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Proposta de uma arquitetura de hardware em FPGA implementada para SLAM com multi-câmeras aplicada à robótica móvel; Proposal of an FPGA hardware architecture for SLAM using multi-cameras and applied to mobile robotics

Bonato, Vanderlei
Fonte: Biblioteca Digitais de Teses e Dissertações da USP Publicador: Biblioteca Digitais de Teses e Dissertações da USP
Tipo: Tese de Doutorado Formato: application/pdf
Publicado em 30/01/2008 PT
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37.39%
Este trabalho apresenta uma arquitetura de hardware, baseada em FPGA (Field-Programmable Gate Array) e com multi-câmeras, para o problema de localização e mapeamento simultâneos - SLAM (Simultaneous Localization And Mapping) aplicada a sistemas robóticos embarcados. A arquitetura é composta por módulos de hardware altamente especializados para a localização do robô e para geração do mapa do ambiente de navegação em tempo real com features extraídas de imagens obtidas diretamente de câmeras CMOS a uma velocidade de 30 frames por segundo. O sistema é totalmente embarcado em FPGA e apresenta desempenho superior em, pelo menos, uma ordem de magnitude em relaçãoo às implementações em software processadas por computadores pessoais de última geração. Esse desempenho deve-se à exploração do paralelismo em hardware junto com o processamento em pipeline e às otimizações realizadas nos algoritmos. As principais contribuições deste trabalho são as arquiteturas para o filtro de Kalman estendido - EKF (Extended Kalman Filter) e para a detecção de features baseada no algoritmo SIFT (Scale Invariant Feature Transform). A complexidade para a implementaçãoo deste trabalho pode ser considerada alta, uma vez que envolve uma grande quantidade de operações aritméticas e trigonométricas em ponto utuante e ponto fixo...

Geração de b-splines via FPGA; B-spline generation via FPGA

Silva, Luiz Marcelo Chiesse da
Fonte: Biblioteca Digitais de Teses e Dissertações da USP Publicador: Biblioteca Digitais de Teses e Dissertações da USP
Tipo: Tese de Doutorado Formato: application/pdf
Publicado em 10/08/2012 PT
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37.39%
As b-splines são utilizadas em sistemas CAD/CAM/CAE para representar e definir curvas e superfícies complexas, sendo adotada pelos principais padrões da computação gráfica devido a características como representação matemática de forma compacta, flexibilidade e transformações afins. Em sistemas de aquisição de dados 3D e sistemas CAM-CNC integrados, a utilização da b-spline na transferência de informações geométricas e na reconstrução da superfície de objetos resulta em um significativo incremento na eficiência do processo, geralmente implementado em sistemas embarcados. Nestes sistemas embarcados, integrados no auxílio a máquinas de manufatura, a utilização de FPGAs é incipiente, sem circuitos para b-splines disponibilizados em lógica reconfigurável de circuito aberto (open core), razão pela qual este projeto propõe o desenvolvimento de um circuito de geração b-spline aberto, em um sistema embarcado FPGA, utilizando algoritmos adaptados para os circuitos, elaborados em linguagem Verilog HDL, padronizada para a síntese de circuitos em lógica reconfigurável. Os circuitos foram desenvolvidos, utilizando-se um barramento de dados padronizado em circuito aberto, nas seguintes implementações para processamento paralelo das b-splines: o BFEA...

ChipCflow - uma ferramenta para execução de algoritmos utilizando o modelo a fluxo de dados dinâmico em hardware reconfigurável; ChipCflow - a tool to executing algorithms using dynamic dataflow architecture in FPGA

Lopes, Joelmir José
Fonte: Biblioteca Digitais de Teses e Dissertações da USP Publicador: Biblioteca Digitais de Teses e Dissertações da USP
Tipo: Tese de Doutorado Formato: application/pdf
Publicado em 29/06/2012 PT
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Devido à complexidade das aplicações, a demanda crescente por sistemas que usam milhões de transistores e hardware complexo; tem sido desenvolvidas ferramentas que convertem C em Linguagem de Descrição de Hardware, tais como VHDL e Verilog. Neste contexto, esta tese apresenta o projeto ChipCflow, o qual usa arquitetura a fluxo de dados, para implementar lógica de alto desempenho em Field Programmable Gate Array (FPGA). Maquinas a fluxo de dados são computadores programáveis, cujo hardware é otimizado para computação paralela de granularidade fina dirigida por dados. Em outras palavras, a execução de programas é determinado pela disponibilidade dos dados, assim, o paralelismo é intrínseco neste sistema. Por outro lado, com o avanço da tecnologia da microeletrônica, o FPGA tem sido utilizado principalmente devido a sua flexibilidade, facilidade para implementar sistemas complexos e paralelismo intrínseco. Um dos desafios é criar ferramentas para programadores que usam linguagem de alto nível (HLL), como a linguagem C, e produzir hardware diretamente. Essas ferramentas devem usar a máxima experiência dos programadores, o paralelismo das arquiteturas a fluxo de dados dinâmica, a flexibilidade e o paralelismo do FPGA...

Designing single event upset mitigation techniques for large SRAM-Based FPGA components; Desenvolvimento de técnicas de tolerância a falhas transientes em componentes programáveis por SRAM

Kastensmidt, Fernanda Gusmão de Lima
Fonte: Universidade Federal do Rio Grande do Sul Publicador: Universidade Federal do Rio Grande do Sul
Tipo: Tese de Doutorado Formato: application/pdf
ENG
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This thesis presents the study and development of fault-tolerant techniques for programmable architectures, the well-known Field Programmable Gate Arrays (FPGAs), customizable by SRAM. FPGAs are becoming more valuable for space applications because of the high density, high performance, reduced development cost and re-programmability. In particular, SRAM-based FPGAs are very valuable for remote missions because of the possibility of being reprogrammed by the user as many times as necessary in a very short period. SRAM-based FPGA and micro-controllers represent a wide range of components in space applications, and as a result will be the focus of this work, more specifically the Virtex® family from Xilinx and the architecture of the 8051 micro-controller from Intel. The Triple Modular Redundancy (TMR) with voters is a common high-level technique to protect ASICs against single event upset (SEU) and it can also be applied to FPGAs. The TMR technique was first tested in the Virtex® FPGA architecture by using a small design based on counters. Faults were injected in all sensitive parts of the FPGA and a detailed analysis of the effect of a fault in a TMR design synthesized in the Virtex® platform was performed. Results from fault injection and from a radiation ground test facility showed the efficiency of the TMR for the related case study circuit. Although TMR has showed a high reliability...

Controle digital através de dispositivo FPGA aplicado a um retificador trifásico híbrido operando com modulação por histerese variável

Soares, Jurandir de Oliveira
Fonte: Universidade Estadual Paulista (UNESP) Publicador: Universidade Estadual Paulista (UNESP)
Tipo: Tese de Doutorado Formato: 276 f. : il.
POR
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Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq); Pós-graduação em Engenharia Elétrica - FEIS; O objetivo deste trabalho é a concepção de uma lógica de controle digital com modulação por histerese variável usando um dispositivo programável FPGA (Field Programmable Gate Array) e linguagem de descrição de hardware VHDL (Hardware Description Language), aplicada em um retificador trifásico híbrido para a obtenção do Fator de Potência (FP) de entrada quase unitário. O Retificador Trifásico Híbrido (RTH) é uma estrutura composta por um retificador a diodos de 6 pulsos e por três retificadores monofásicos SEPIC conectados em paralelo. O controle digital proposto é capaz de impor a forma de onda das correntes de entrada, obtendose Distorção Harmônica Total (DHT) reduzida e fator de potência (FP) quase unitário, sendo que nesta condição, os retificadores monofásicos SEPIC conduzirão no máximo 33% da potência ativa total. Além disso, o uso de FPGAs dará ao Retificador Híbrido Trifásico uma flexibilidade adicional na operação, podendo substituir vários sistemas de múltiplos pulsos convencionais e reduzir custos para o sistema de controle por eliminar a confecção de circuitos complexos de controle analógico...

Estudo de tecnicas de otimização da programação de codigos de DSP em FPGA; Study of optimization techniques for DSPs codes programming in FPGA

Jose Matias Lemes Filho
Fonte: Biblioteca Digital da Unicamp Publicador: Biblioteca Digital da Unicamp
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em 31/03/2009 PT
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Este trabalho descreve o estudo, a pesquisa e compilação de técnicas de otimização de códigos em FPGA (Field Programmable Gate Arrays) utilizando uma ferramenta de prototipagem rápida. Para isso, foram implementados alguns algoritmos para auxiliar na apresentação e avaliação de quatro técnicas de otimização: uso de recursos alternativos, multiplexação no tempo, algoritmos alternativos e mudança da freqüência sistêmica. As principais contribuições do presente trabalho foram: compilar em um único documento diversas técnicas para geração eficiente de códigos de processamento digital de sinais; o estudo das etapas de fluxo de projeto baseado em ferramentas de prototipagem rápida; implementações de diversos algoritmos para demonstrar as técnicas de otimização, visando-se o estudo da minimização da área de ocupação em FPGA. Com o uso das técnicas pode-se alcançar uma redução de área da FPGA de até 90%, conforme a complexidade do sistema alvo.; This work describes the study, research and compilation of programming optimization techniques for FPGA (Field Programmable Gate Arrays) using a tool technology for rapid prototyping. For this purpose, some algorithms have been implemented to help the presentation and evaluation of four optimization techniques: alternative resources usage...

Arquitetura computacional híbrida baseada em DSP e FPGA para processamento digital de sinais; Hybrid computing architecture based on DSP and FPGA for digital signal processing

Éricles Rodrigues Sousa
Fonte: Biblioteca Digital da Unicamp Publicador: Biblioteca Digital da Unicamp
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em 26/07/2011 PT
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Atualmente, aplicações multimídias exigem grande esforço computacional para manipular dados com elevadas taxas de precisão. Visando otimizar a capacidade de processamento sem elevar demasiadamente o custo do desenvolvimento em sistemas embarcados, este trabalho descreve a proposta de uma arquitetura computacional hibrida, para processamento digital de sinais, baseado-se no uso cooperativo entre DSP (Digital Signal Processor) e FPGA (Field Programmable Gate Array). Neste estudo e realizada uma abordagem sobre o uso de um coprocessador para a acelerar rotinas que demandam grande esforço computacional em um DSP. Também e proposto um modelo matemático capaz de mensurar a eficiência do particionamento de códigos processados de forma descentralizada. Para validação da proposta, foi construído um cenários de testes para a estimação de vetores movimento, um dos principais agentes envolvidos no processo de codificação de vídeo em alta definição. A partir do cenário elaborado foi possível constatar a eficiência da arquitetura proposta. Sendo que, considerando um código de referencia otimizado e baseado na descrição feita em [30], obteve-se mais de 97% de eficiência computacional. Assim, este estudo permite concluir que o uso cooperativo entre DSP e FPGA se mostra muito vantajoso devido a possibilidade de unir em um único sistema as vantagens fornecidas por ambos dispositivos...

Implementação em FPGA de algoritmos de sincronismo para OFDM; FPGA implementation of synchronization algorithms for OFDM

Diego Orlando Barragán Guerrero
Fonte: Biblioteca Digital da Unicamp Publicador: Biblioteca Digital da Unicamp
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em 28/08/2013 PT
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37.39%
Os sistemas OFDM são intrinsecamente sensíveis a erros de sincronismo de tempo e frequência. O sincronismo é uma etapa fundamental para a correta recepção de pacotes. Esta dissertação descreve como se implementar vários algoritmos de sincronismo para OFDM em FPGA usando os símbolos do preâmbulo definidos no padrão IEEE 802.11a. Além disso, foi implementado o algoritmo CORDIC (necessário para a etapa de estimação e compensação de desvio de portadora) em modo rotacional e vetorial para um sistema coordenado circular, comparando o desempenho de várias arquiteturas com o intuito de otimizar a frequência de operação e relacionar o erro do resultado com o número de iterações realizadas. Conforme mostrado nos resultados, são obtidas estimativas com boas aproximações para desvios de 0, 100 e 200 kHz. Os resultados obtidos constituem um instrumento importante para a melhor escolha de implementação de algoritmos de sincronismo em FPGA. Verificou-se que os diferentes algoritmos não apenas possuem valores de variância distintos, mas também frequências de operação diferentes e consumo de recursos da FPGA. Ao longo do projeto foi considerado um modelo de canal tapped-delay.; OFDM systems are intrinsically sensitive to errors of synchronization in time and frequency. Synchronization is a key step for correct packet reception. This thesis describes how to implement in FPGA several synchronization algorithms for OFDM using the symbols of the preamble defined in IEEE 802.11a. In addition...

Arquiteturas em FPGA para comparação de sequências biológicas em espaço linear; FPGA architectures for biological sequence comparison in linear space

Corrêa, Jan Mendonça
Fonte: Universidade de Brasília Publicador: Universidade de Brasília
Tipo: Tese
POR
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Tese (doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008.; O alinhamento de seqüências biológicas é uma das operações mais básicas em bioinformática, tendo por objetivo determinar a similaridade entre as seqüências. A solução deste problema envolve geralmente a comparação de seqüências através de programação dinâmica. Este tipo de comparação gera resultados ótimos mas possui complexidade quadrática de tempo, justificando métodos para sua aceleração em hardware como o FPGA. Na presente tese foram projetadas arquiteturas wavefront em FPGA utilizando espaço linear para três diferentes algoritmos. O primeiro algoritmo foi o de Smith-Waterman. Ele foi implementado na forma de um vetor wavefront e foi utilizado na aceleração da fase inicial de um algoritmo de alinhamento. Esta arquitetura foi capaz de recuperar o maior escore e posição em espaço linear. Esta arquitetura foi sintetizada em FPGA e o melhor resultado da arquitetura foi 246,9 vezes mais rápido que em software, demonstrando a utilidade da arquitetura. A seguir, foi projetada uma arquitetura para a recuperação do escore ótimo do algoritmo de programação dinâmica DIALIGN também em espaço linear. Foram obtidos resultados até 383...

Análise e implementação de ordenação de dados em FPGA

Serra, Carlos David Alexandre
Fonte: Universidade de Aveiro Publicador: Universidade de Aveiro
Tipo: Dissertação de Mestrado
POR
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37.47%
Desde os primórdios da computação que os algoritmos de ordenação têm sido investigados. Estes podem ser baseados em diferentes tipos de estruturas de dados. A sua implementação num dado sistema permite um acesso mais eficaz aos dados armazenados em memória. O aumento da capacidade de processamento da FPGA (Field Programmable Gate Arrays) torna possível a implementação de algoritmos de ordenação que actuem sobre listas de dados de tamanho razoável. Nesta tese foi desenvolvida uma aplicação de software, assim como um circuito a ser implementado em FPGA, que permitem realizar a transferência de 1024 dados do sistema computacional de uso geral para a FPGA, através de ligação USB. Os dados enviados possuem 16 bits, com gama de valores entre 0 e 65535 e são criados pela aplicação de software desenvolvida. Os dados são ordenados na FPGA e no sistema computacional de uso geral usando a estrutura de dados árvore binária. Posteriormente visualizam-se estes valores e o tempo necessário para os ordenar, tanto no monitor, ligado à placa com FPGA, como na consola do computador de uso geral. No final, é comparado o tempo necessário para ordenar nos dois sistemas. A FPGA utilizada foi a Spartan-3E, da Xilinx®.; Sorting algorithms have been investigated since the beginning of computing era. Their implementation in a system optimizes the process of data access. These algorithms may be based on different kinds of data structures. The increase of the processing capacity of FPGA (Field Programmable Gate Arrays) allows for the implementation of sorting algorithms that act upon data lists of considerable size. In this thesis...

Sistema de multiprocessamento para simulação de N-corpos em FPGA

Pereira, Ricardo Joel Martins
Fonte: Instituto Politécnico de Lisboa Publicador: Instituto Politécnico de Lisboa
Tipo: Dissertação de Mestrado
Publicado em /12/2013 POR
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Este projeto tem como objetivo o desenvolvimento de uma arquitetura de multiprocessamento dedicada à simulação de sistemas baseados na interação entre N-corpos. O sistema é desenvolvido numa placa de desenvolvimento com FPGA, tendo por base módulos lógicosdedicados ao cálculo das expressões base da simulação. Escolhido como problema exemplo a evolução de um sistema de interação gravítica de Ncorpos, são analisados os algoritmos de obtenção do valor das forças envolvidas e algoritmos de integração numérica, tendo em vista obter uma descrição do peso computacional e precisão dos mesmos. São analisados os recursos presentes numa FPGA de forma a perceber a sua influência na implementação dos circuitos lógicos. São também analisados tipos de representações numéricas para entender qual melhor se adapta ao problema em causa. Numa segunda fase é analisado o compromisso entre a precisão numérica e a área dos núcleos a desenvolver. Esta análise permite, dada uma FPGA com uma determinada quantidade de recursos internos, obter uma estimativa da quantidade de núcleos de processamento realizáveis. Numa terceira e última fase, é criada uma arquitetura de multiprocessamento com módulos dedicados...

Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA)

Silva, Carlos Alberto de Albuquerque
Fonte: Universidade Federal do Rio Grande do Norte; BR; UFRN; Programa de Pós-Graduação em Engenharia Elétrica; Automação e Sistemas; Engenharia de Computação; Telecomunicações Publicador: Universidade Federal do Rio Grande do Norte; BR; UFRN; Programa de Pós-Graduação em Engenharia Elétrica; Automação e Sistemas; Engenharia de Computação; Telecomunicações
Tipo: Dissertação Formato: application/pdf
POR
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37.39%
This study shows the implementation and the embedding of an Artificial Neural Network (ANN) in hardware, or in a programmable device, as a field programmable gate array (FPGA). This work allowed the exploration of different implementations, described in VHDL, of multilayer perceptrons ANN. Due to the parallelism inherent to ANNs, there are disadvantages in software implementations due to the sequential nature of the Von Neumann architectures. As an alternative to this problem, there is a hardware implementation that allows to exploit all the parallelism implicit in this model. Currently, there is an increase in use of FPGAs as a platform to implement neural networks in hardware, exploiting the high processing power, low cost, ease of programming and ability to reconfigure the circuit, allowing the network to adapt to different applications. Given this context, the aim is to develop arrays of neural networks in hardware, a flexible architecture, in which it is possible to add or remove neurons, and mainly, modify the network topology, in order to enable a modular network of fixed-point arithmetic in a FPGA. Five synthesis of VHDL descriptions were produced: two for the neuron with one or two entrances, and three different architectures of ANN. The descriptions of the used architectures became very modular...

Projeto em FPGA de um controlador unificado para correção de fator de potência em retificadores boost bidirecionais monofásicos

Soares, Antonio Wallace Antunes
Fonte: Universidade Federal do Rio Grande do Norte; BR; UFRN; Programa de Pós-Graduação em Engenharia Elétrica; Automação e Sistemas; Engenharia de Computação; Telecomunicações Publicador: Universidade Federal do Rio Grande do Norte; BR; UFRN; Programa de Pós-Graduação em Engenharia Elétrica; Automação e Sistemas; Engenharia de Computação; Telecomunicações
Tipo: Dissertação Formato: application/pdf
POR
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37.36%
The use of Field Programmable Gate Array (FPGA) for development of digital control strategies for power electronics applications has aroused a growing interest of many researchers. This interest is due to the great advantages offered by FPGA, which include: lower design effort, high performance and highly flexible prototyping. This work proposes the development and implementation of an unified one-cycle controller for boost CFP rectifier based on FPGA. This controller can be applied to a total of twelve converters, six inverters and six rectifiers defined by four single phase VSI topologies and three voltage modulation types. The topologies considered in this work are: full-bridge, interleaved full-bridge, half-bridge and interleaved half-bridge. While modulations are classified in bipolar voltage modulation (BVM), unipolar voltage modulation (UVM) and clamped voltage modulation (CVM). The proposed project is developed and prototyped using tools Matlab/Simulink® together with the DSP Builder library provided by Altera®. The proposed controller was validated with simulation and experimental results; Coordenação de Aperfeiçoamento de Pessoal de Nível Superior; A utilização de Field Programmable Gate Array (FPGA) para o desenvolvimento de estratégias de controle digital para aplicações em eletrônica de potência tem despertado um crescente interesse entre muitos pesquisadores. Tal interesse se deve as grandes vantagens apresentadas pelo FPGA...

Implementação de um algoritmo evolutivo utilizando a representação nó-profundidade-grau no processador Nios II do FPGA; Implementation of a evolutionary algorithm utilizing the representation node-depth-degree in Nios II processor of FPGA

Vinhal, Gustavo Siqueira
Fonte: Universidade Federal de Goiás; Brasil; UFG; Programa de Pós-graduação em Ciência da Computação (INF); Instituto de Informática - INF (RG) Publicador: Universidade Federal de Goiás; Brasil; UFG; Programa de Pós-graduação em Ciência da Computação (INF); Instituto de Informática - INF (RG)
Tipo: Dissertação Formato: application/pdf
POR
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37.32%
Many relevant problems to NP-Hard class are present in the real world. Among them we can mention the problems of network design (PNDs) that involve electricity distribution, vehicle traffic, and others. There are not algorithms which provide a exact solution for these types of problems with an acceptable computation time. Over the years, research has been developed used evolutionary algorithms (EAs) to provide an efficient solution with a acceptable computation time for these problems. In addition, appropriate data structures may further improve the performance of EAs to PNDs. The node-depth-degree (NDDE) representation have show significant results for PNDs. The application of EAs in hardware can improve the performance of the algorithm. In this sense, this work presents the implementation of a EA in Nios II processor of a FPGA board to solving the PND minimum spanning tree with degree constraint. The results demonstrate that the implementation of EAs in hardware brings significant results with better performance, due to the power of parallelism present in the FPGA.; Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES; Diversos problemas pertinentes a classe NP-Difícil estão presentes no mundo real. Dentre eles pode-se citar os problemas de projeto de redes (PPRs) que envolvem distribuição de energia elétrica...

Aplicação de um dispositivo FPGA no controle de um circuito ballast eletrônico para acionamento de lâmpadas HID de 70W; Application of an FPGA device in the control of a ballast circuit for driving 70W HID lamps

Scarpa, Vladimir Vasconcelos Ribeiro
Fonte: Universidade Federal de Uberlândia Publicador: Universidade Federal de Uberlândia
Tipo: Dissertação
POR
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37.32%
Os dispositivos lógicos digitais programáveis surgiram há cerca de quinze anos e hoje são utilizados em áreas como Telecomunicações, Instrumentação e mais recentemente em Eletrônica de Potência. Este trabalho apresenta a aplicação de um dispositivo FPGA no controle de um circuito ballast eletrônico para acionamento de lâmpadas de alta intensidade de descarga (HID). Os reatores eletrônicos apresentam sensíveis melhorias com relação aos reatores eletromagnéticos por apresentarem menor peso e volume e também por garantirem uma maior vida útil às lâmpadas. Para testar e verificar a estratégia de controle proposta, um protótipo foi construído para alimentar lâmpadas HID de vapor de sódio e de vapor metálico de 70W. Além das vantagens citadas anteriormente, entre os resultados apresentados pelo protótipo destaca-se a notável redução no tempo para se atingir o brilho máximo da lâmpada com relação aos reatores magnéticos. Aproveitando os conhecimentos adquiridos na construção do reator eletrônico, foi também construído um kit didático contendo um dispositivo FPGA, que atualmente é utilizado no ensino de lógica digital para alunos da graduação em Engenharia Elétrica da Universidade Federal de Uberlândia. ______________________________________________________________________________ ABSTRACT; Programmable logic devices were introduced about fifteen years ago and nowadays they are used in areas like Telecommunications...

Diseño e implementación en FPGA de un sistema estereoscópico de dos cámaras con baseline variable, rectificado de imagen, capacidad de recalibrado y streaming de imágenes vía Gigabit Ethernet; Design and implementation on FPGA of a two camera stereoscopic system with variable baseline, image rectification, re-calibration capabilities and image streaming via Gigabit Ethernet

González Plaza, Daniel
Fonte: Universidade de Cantabria Publicador: Universidade de Cantabria
Tipo: Trabalho de Conclusão de Curso
SPA
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37.28%
RESUMEN. Con el auge de gran cantidad de algoritmos y aplicaciones de visión estéreo se ha creado la necesidad de cámaras estereoscópicas de altas prestaciones y fáciles de utilizar y configurar. El principal problema que presentan las cámaras actualmente disponibles en el mercado es que la separación entre cámaras es fija y las imágenes que proporcionan no están rectificadas. Este paso es necesario para la aplicación de algoritmos estéreo, y hoy en día ha de ser realizado en un ordenador (PC) a partir de imágenes capturadas, constituyendo un cuello de botella en este tipo de aplicaciones. Este Proyecto Fin de Carrera realizado en la empresa Tedesys Global S.L. se centra tanto en el diseño como la implementación de una cámara estereoscópica ajustable. Se usará Gigabit Ethernet tanto para enviar las imágenes como para realizar la configuración, y se realizará un rectificado hardware antes de enviarlas. Aunque no entra dentro del ámbito de este proyecto, el objetivo final es analizar la viabilidad de utilizar este sistema para el control de tráfico. El sistema se implementará sobre una FPGA. Se ha seleccionado esta plataforma porque es la que proporciona unas mayores prestaciones que serán necesarias a la hora de realizar el rectificado en tiempo real. Dentro del sistema se incluirá un microprocesador integrado en la propia FPGA (softcore) que se encargará de las tareas de control...

Aceleración hardware con FPGA de algoritmo para estegoanálisis

Gutiérrez Fernández, Eric
Fonte: Universidade Carlos III de Madrid Publicador: Universidade Carlos III de Madrid
Tipo: info:eu-repo/semantics/bachelorThesis; info:eu-repo/semantics/masterThesis Formato: application/pdf
SPA
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37.39%
En este Proyecto se plantea el desarrollo de un sistema de estegoanálisis sobre hardware para imágenes en formato JPEG con el objetivo de ser implementado sobre una FPGA y conseguir tiempos de ejecución menores que el mismo sistema desarrollado sobre software. Se pretende conseguir la llamada aceleración hardware, aprovechando la capacidad de una FPGA para realizar operaciones simultáneas y ejecutar procesos concurrentes para conseguir reducciones de tiempo muy significativas que, al final, acaban significando un mayor número de imágenes analizadas por unidad de tiempo. El sistema ha sido desarrollado utilizando el lenguaje de diseño hardware VHDL, quedando conformado como un conjunto de módulos, sincronizados entre sí, que implementan cada una de las etapas necesarias para el análisis de una imagen, según el algoritmo de estegoanálisis usado. En este Proyecto el sistema no se llega finalmente a implementar sobre una FPGA, sino que su utilización se queda a nivel de simulación. A pesar de ello, sí que se ha llegado a sintetizar y mapear sobre una FPGA para comprobar la posibilidad de usar el sistema en la práctica. _______________________________________________________________________________________________; This Project proposes the development of a JPEG steganalysis system on an FPGA. The objective of this system is getting smaller runtimes than the same system developed on software. Hardware acceleration is the main goal. The capacity of an FPGA is used for doing simultaneous actions and running concurrent processes in order to achieve very important time reductions. This means a greater number of images analyzed per time unit. The system has been developed using the VHDL hardware design language...

Arquitetura do módulo de convolução para visão computacional baseada em FPGA; Convolution module architecture for computer vision based on FPGA

Carlos Caetano de Almeida
Fonte: Biblioteca Digital da Unicamp Publicador: Biblioteca Digital da Unicamp
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em 08/07/2015 PT
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37.43%
Esta dissertação apresenta o estudo de uma arquitetura para o processamento digital de imagens, desenvolvido através de dispositivos de hardware programável, no caso FPGA, para a implementação eficiente no domínio do tempo do algoritmo da convolução discreta, que permita sua integração em redes neurais de convolução com múltiplas camadas, conhecidas como ConvNets, visando sua aplicação na área de visão computacional. A implementação em software pode acarretar elevado custo computacional de muitos algoritmos, o que pode não atender às restrições de aplicações em tempo real, logo o uso de implementações em FPGA torna-se uma ferramenta atraente. A convolução 2D na área de visão computacional é um desses algoritmos. O uso de FPGA permite a adoção de execução concorrente para os algoritmos, por ser em hardware, possibilitando que as redes de convolução possam vir a ser adotadas em sistemas embarcados de visão computacional. Neste trabalho de pesquisa foram estudadas duas soluções. Na primeira foi implementado no FPGA o processador soft core NIOS II®, e programado o algoritmo. Na segunda solução, foi desenvolvida uma configuração em que o algoritmo foi implementado diretamente em hardware, sem a necessidade de um microprocessador tradicional. Os resultados mostram que uma redução expressiva do tempo de processamento pode ser esperada em aplicações reais. Na continuidade do trabalho...

FPGA and multi-core embedded systems for video processing; FPGA e sistemas embutidos multi-core para processamento de vídeo

Afonso, Tiago Emanuel Urze
Fonte: Universidade de Aveiro Publicador: Universidade de Aveiro
Tipo: Dissertação de Mestrado
ENG
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37.32%
O presente trabalho apresenta técnicas de processamento digital de sinal, nomeadamente em processamento de vídeo, recorrendo a tecnologia FPGA. Consiste numa introdução teórica sobre tópicos tais como o papel da visão artificial nos dias de hoje, reconhecimento de imagem, e técnicas matemáticas de processamento e análise morfol ógica de imagem. Aborda o tema do papel das FPGAs na tecnologia actual, e as suas vantagens quando utilizadas no processamento digital de sinal. Finalmente e demonstrado e explicado o algoritmo implementado na FPGA para deteção de contornos no processamento de vídeo, concluindo com uma análise a nível da sua eficiência, e discussão de melhorias a fazer num possível trabalho futuro em termos de otimização de recursos utilizados e velocidade de processamento.; The present work presents techniques of digital signal processing, namely in video processing, using FPGA technology. It consists of a theoretical introduction about topics such as the role of artificial vision nowadays, image recognition and mathematical techniques of image processing and morphological analysis. It discusses the role of an FPGA in today's technology and its advantages when used in digital signal processing. Finally...

Processament d'àudio mitjançant una FPGA

Martí Camacho, Xavi
Fonte: Universidade Autônoma de Barcelona Publicador: Universidade Autônoma de Barcelona
Tipo: info:eu-repo/semantics/bachelorThesis; Text Formato: application/pdf
Publicado em 30/06/2015 CAT
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37.47%
Les FPGA són àmpliament utilitzades en molts camps i aplicacions degut a la seva capacitat de còmput i a la flexibilitat que ofereixen en ser programades. En àudio, les FPGA ofereixen una gran capacitat de processament, conversió i compressió en quant al processament de senyals (DSP), gràcies al paralel·lisme inherent en la seva arquitectura. Així, doncs, en aquest projecte s’han realitzat un conjunt de proves basades en el processament de mostres d’àudio a través de filtres digitals implementats mitjançant MATLAB en un simulador HDL (ModelSim), per determinar de manera aproximativa la capacitat computacional d’una FPGA a l’hora de processar àudio. Finalment, s’han aplicat aquests resultats a un model concret de FPGA existent al mercat, tenint en compte el hardware i característiques pròpies d’aquesta, per a aproximar-nos al rendiment que obtindriem utilitzant una FPGA real per a processar àudio.; FPGAs are frecuently used in various applications due to their high computing capacity and their flexibility to be programmed. In audio, FPGAs offer high processing, conversion and compression cappabilities in digital signal processing (DSP) therms, thanks to the inherent parallelism of their architecture. Therefore...