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Implementación de procesador con bus espía y guía pedagógica : T.G 1213

Velásquez Torres, Mónica María; Franco Alfonso, Natalia
Fonte: Pontifícia Universidade Javeriana Publicador: Pontifícia Universidade Javeriana
Formato: PDF
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El trabajo de grado, que se presenta en este documento, corresponde a la tercera implementación en hardware de PCSIM, proyecto de larga trayectoria que empezó a desarrollarse en 1999, teniendo como fin el aprendizaje y comprensión de la arquitectura de un procesador. Este proyecto se llevó a cabo sobre la segunda versión en hardware correspondiente a BINARIC (trabajo de grado), realizando un estudio a fondo del proyecto para así realizar algunas modificaciones en los temas de interrupciones y de bus espía, permitiendo así la simplificación de la estructura original para que el estudiante tenga un mayor entendimiento de la asignatura. Para el desarrollo del proyecto se empleó la metodología de diseño digital que se ha venido desarrollando en las asignaturas de Técnicas Digitales; el diseño de un sistema digital empieza por la descripción del sistema, un diagrama de bloques, descripción en AHPL (A Hardware Programming Language), descripción en VHDL (VHSIC Hardware description Language), simulación en el software de ALTER QUARTUS II versión 9.1 y finalmente, implementación sobre la FPGA (Field Programmable Gate array).; The Degree workshop developed continues a huge project called PCSIM; PCSIM is an emulator of a processor which enables the student to understand the basic principles of processor architecture. It started in 1999...

Capa de integración para OGRE 3D en PS3

Rodríguez Correa, Darwin René
Fonte: Pontifícia Universidade Javeriana Publicador: Pontifícia Universidade Javeriana
Tipo: bachelorThesis; Trabajo de Grado Pregrado Formato: Pdf
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Este trabajo de grado busca determinar, de ser posible, el uso de la consola de videojuegos PlayStation 3 en aplicaciones de computación gráfica diferentes a la creación de videojuegos, mediante el uso de un motor de renderizado 3D usado típicamente en arquitecturas de hardware convencionales. Tras la investigación de la arquitectura del procesador CellBE creado especialmente para la consola y de las diferencias entre el modelo de programación convencional y el de programación distribuida, se identificaron varias dificultades para implementar una aplicación que permita hacer un uso eficiente del procesador. Aunque la tecnología de la PS3 aún es muy poderosa, las restricciones para su uso han generado un estancamiento en la creación de sistemas operativos y herramientas de desarrollo que permitan crear aplicaciones eficientes para la PS3.; This work seeks to determine, if possible, the use of the PlayStation 3 console in computer graphics applications different than videogames, using a 3D rendering engine typically used in conventional hardware architectures. After research about CellBE processor architecture created especially for the PS3 console and the differences between the conventional programming model and distributed programming...

Selección de Fuentes de Datos en Organizaciones Virtuales. Paradigma; Paradigma

Pomares Quimbaya, Alexandra; Abásolo, José; Villamil, María del Pilar; Roncancio, Claudia
Fonte: Pontifícia Universidade Javeriana Publicador: Pontifícia Universidade Javeriana
Formato: 1-13
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3 (3); La naturaleza distribuida y ágil de las organizaciones virtuales (OV) requiere modelos bien definidos para compartir e intercambiar información entre los participantes, de tal forma que sea posible soportar el trabajo colaborativo. El trabajo expuesto en este artículo contribuye a este propósito. Presenta un novedoso procesador de consultas, dirigido a OVs, capaz de adaptarse a cambios en el contexto de datos. Su principio multiescala consiste en seleccionar en tiempo de ejecución la estrategia más apropiada para planear la consulta, teniendo en cuenta el tipo de OV y los hechos del contexto de datos con respecto a la consulta que se va a evaluar. Aunque existen múltiples propuestas para ejecución de consultas distribuidas, éstas planean teniendo en cuenta únicamente el contexto, sin considerar que el tipo de consulta puede afectar el comportamiento de las estrategias que utilizan. El procesador es denominado multiescala pues soporta diferentes tipos de OVs. Fue diseñado siguiendo una arquitectura de mediación enriquecida con un componente capaz de elegir dinámicamente y mantener múltiples algoritmos de selección de fuentes. La utilidad del componente del procesador multiescala fue evaluado usando diferentes tipos de consultas.; La naturaleza distribuida y ágil de las organizaciones virtuales (OV) requiere modelos bien definidos para compartir e intercambiar información entre los participantes...

Baseband Processing in Analog Combining MIMO Systems: From Theoretical Design to FPGA Implementation; Procesado Banda Base en sistemas MIMO basados en combinación analógica de antenas : del diseño teórico a la implementación FPGA : tesis doctoral

Elvira Arregui, Víctor
Fonte: Universidad de Cantabria Publicador: Universidad de Cantabria
Tipo: Tese de Doutorado
ENG
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ABSTRACT: In this thesis, we consider an analog antenna combining architecture for a MIMO wireless transceiver, while pointing out its advantages with respect to the traditional MIMO architectures. In the first part of this work, we focus on the transceiver design, especially the calculation of the beamformers that must be applied at the RF. This analysis is performed in an OFDM system under different assumptions on the channel state information. As a result, several criteria and algorithms for the selection of the beamformers are proposed. In the second part, we address the FPGA design and implementation of a baseband processor for this architecture. This baseband processor is based on the standard IEEE 802.11a. Finally, some real-time tests of the implemented baseband processor are carried out both in stand-alone configuration and also with the whole physical layer setup.; RESUMEN: En esta tesis consideramos una arquitectura de combinación analógica de antenas para una estación inalámbrica MIMO, señalando las ventajas de ésta con respecto a la arquitectura tradicional MIMO. En la primera parte de este trabajo analizamos el cálculo de los pesos que se deben aplicar en RF. Este análisis es realizado para un sistema OFDM bajo diferentes suposiciones sobre el conocimiento del canal en el transmisor. Como resultado...

Evaluación de la plataforma Raspberry Pi para la docencia de Microprocesadores; Evaluation of Raspberry Pi as a Microprocessor Architecture teaching platform

Barredo Ferreira, Adrián
Fonte: Universidade de Cantabria Publicador: Universidade de Cantabria
Tipo: Trabalho de Conclusão de Curso
SPA
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El estudio y la comprensión del funcionamiento de los procesadores es uno de los requisitos fundamentales en el proceso formativo de un ingeniero de telecomunicación. Se debe sobre todo, al amplio abanico de posibilidades que proporciona en diversos sectores del mercado actual, como en equipos de comunicaciones tales como routers, moduladores, ordenadores, smartphones y tablets. La necesidad tecnológica de dispositivos cada vez más pequeños y con características cada vez más punteras demanda a profesionales más especializados en su desarrollo. A lo largo de la historia, han sido muchos los microprocesadores que han pretendido hacerse un hueco en el desarrollo tecnológico. Entre ellos, los denominados ARM han logrado mayor repercusión en el mercado, siendo en la actualidad la arquitectura de 32 bits más exitosa en el mundo respecto al nivel de producción. Estos hechos han provocado que en la titulación se desee que el alumno adquiera los conocimientos base de la arquitectura ARM, necesitando un entorno capaz de ejecutar y depurar código ensamblador de este tipo de sistemas. El objetivo de este proyecto es el de buscar una plataforma capaz de instruir al estudiante en la arquitectura ARM, proporcionándole nuevas herramientas para su estudio y así poder profundizar en los conocimientos adquiridos en asignaturas previas de la titulación de temática similar. Así mismo...

Dise??o e implementaci??n de un simulador software basado en el procesador MIPS32

Rivas P??rez, Manuel; Dom??nguez Morales, Manuel; G??mez Rodr??guez, Francisco; Linares Barranco, Alejandro; Jim??nez Moreno, Gabriel; Civit Balcells, Ant??n
Fonte: Universidad de Granada. Departamento de Arquitectura y Tecnolog??a de Computadores Publicador: Universidad de Granada. Departamento de Arquitectura y Tecnolog??a de Computadores
Tipo: Artigo de Revista Científica
SPA
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56.63%
La arquitectura de computadores es una asignatura de gran importancia actualmente en las titulaciones de Inform??tica. Pero en muchas ocasiones, los estudiantes tienen problemas para comprender la materia debido a la falta de herramientas que muestren el funcionamiento de los componentes internos de la arquitectura de los computadores de manera f??cil e intuitiva. En este trabajo se expone un simulador del procesador MIPS32 desarrollado en .NET que puede ser controlado a trav??s de l??nea de comandos o desde una interfaz gr??fica vers??til e intuitiva para facilitar a los alumnos el estudio de la arquitectura de los procesadores segmentados. La interfaz gr??fica ofrece un entorno de desarrollo integrado en el que editar y ensamblar los programas, as?? como mostrar el funcionamiento del procesador a trav??s de sus registros, memoria, pipeline y el cronograma de ejecuci??n. En este trabajo se expondr?? un simulador como producto que responde a las necesidades de los alumnos en asignaturas relacionadas con el estudio de la arquitectura de los computadores. En primer lugar se expondr?? una comparativa de simuladores MIPS, posteriormente se mostrar??n las caracter??sticas del procesador que se simula, se describir?? la implementaci??n del ensamblador y del propio simulador y finalmente se mostrar?? su funcionamiento a trav??s de la interfaz gr??fica desarrollada denominada VisualMips32.; Nowadays...

Hardware/software architectures for iris biometrics

Liu Jiménez, Judith
Fonte: Universidade Carlos III de Madrid Publicador: Universidade Carlos III de Madrid
Tipo: info:eu-repo/semantics/doctoralThesis; info:eu-repo/semantics/doctoralThesis Formato: application/pdf
ENG
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Nowadays, the necessity of identifying users of facilities and services has become quite important not only to determine who accesses a system and/or service, but also to determine which privileges should be provided to each user. For achieving such identification, Biometrics is emerging as a technology that provides a high level of security, as well as being convenient and comfortable for the citizen. Most biometric systems are based on computer solutions, where the identification process is performed by servers or workstations, whose cost and processing time make them not feasible for some situations. However, Microelectronics can provide a suitable solution without the need of complex and expensive computer systems. Microelectronics is a subfield of Electronics and as the name suggests, is related to the study, development and/or manufacturing of electronic components, i.e. integrated circuits (ICs). We have focused our research in a concrete field of Microelectronics: hardware/software co-design. This technique is widely used for developing specific and high computational cost devices. Its basis relies on using both hardware and software solutions in an effective way, thus, obtaining a device faster than just a software solution...

Design of an architectural model for the COFFEE processor using ArchC; Diseño de un modelo arquitectónico del procesador COFFEE mediante el software ArchC

Gual González, Daniel
Fonte: Universidade Carlos III de Madrid Publicador: Universidade Carlos III de Madrid
Tipo: info:eu-repo/semantics/bachelorThesis; info:eu-repo/semantics/masterThesis Formato: application/octet-stream; application/octet-stream; application/pdf; application/pdf
ENG
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56.16%
The present work is aimed to provide the clearest description possible of the COFFEE RISC core model written through the ArchC software and simulate its behaviour. In this sense, we explore the software applications used for instruction set simulation focusing on the ArchC tools and their features. According to the guidelines of this software, a cycle-accurate description of the COFFEE core architecture is developed, which is used to synthesize a timed instruction set simulator and an assembler. Our work also contains some elements of analysis concerning the ArchC tools and the resulting instruction set simulator in order to evaluate their characteristics and capabilities for hardware architecture modeling purposes. We did not emphasize only on the features of the ArchC tools at the current status of development but also the projection of this software for future implementations. Despite the information gathered here is conceived to provide a basic knowledge about the COFFEE core and its ArchC model, the reader may notice that some issues are not explained enough. It needs to be understood that this thesis cannot cover every aspect of the architecture and the simulation software, which is what the official documentation is meant for. Our effort is focused on summarizing the most significant issues but not replace the official sources so we frequently suggest to consult them. _____________________________________________________; El presente trabajo tiene como objetivo la descripción de un modelo del núcleo COFFEE por medio del software ArchC. Con este propósito son exploradas las aplicaciones informáticas utilizadas para la simulación de juegos de instrucciones...

Diseño de un módulo I-IP para la detección de errores en periféricos de sistemas embebidos

Parra Avellaneda, Luis Isaías
Fonte: Universidade Carlos III de Madrid Publicador: Universidade Carlos III de Madrid
Tipo: info:eu-repo/semantics/bachelorThesis; info:eu-repo/semantics/masterThesis Formato: application/pdf
SPA
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26.23%
Actualmente uno de los problemas más acuciantes de los sistemas electrónicos es que cada vez están más afectados por fallos transitorios y la posibilidad de producir un resultado erróneo en la ejecución como consecuencia de estos fallos transitorios no es despreciable. Si además se tiene en cuenta que los sistemas electrónicos cada vez son más utilizados en aplicaciones donde la fiabilidad es prioritaria, se hace necesario el desarrollo de técnicas para la mejora de la fiabilidad, y en particular, el desarrollo de soluciones basadas en módulos I-IP (Infrastructure IP). En el presente proyecto se ha realizado el diseño de un módulo I-IP de detección de errores para ser utilizado en un sistema embebido. Como caso de aplicación se ha utilizado un diseño basado en el microprocesador de aplicación aeroespacial LEON3 y el bus AMBA. El módulo diseñado es capaz de observar las transferencias entre el procesador y un periférico seleccionado y detectar errores en dichas transferencias. Para poder desarrollar el módulo de detección de errores, en primer lugar es necesario conocer la arquitectura del microprocesador LEON3, su entorno de desarrollo y el bus AMBA. El conjunto permite configurar el hardware y el software de un sistema embebido de altas prestaciones y gran complejidad. En esta memoria se resumen aspectos básicos sobre el LEON3...

Estudio de arquitecturas en soft-proccesors y comparativa de rendimiento y consumo con procesadores comerciales

Nieto Talaván, Víctor
Fonte: Universidade Carlos III de Madrid Publicador: Universidade Carlos III de Madrid
Tipo: info:eu-repo/semantics/bachelorThesis; info:eu-repo/semantics/masterThesis Formato: application/pdf
SPA
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25.93%
En los últimos 20 años, la tecnología ha evolucionado muy rápidamente, siendo ésta parte de nuestro día a día. Actualmente, tanto los ordenadores como los dispositivos móviles disponen de una capacidad de procesamiento elevada, gracias al uso de procesadores empotrados. Estos tipos de dispositivos se pueden encontrar en una gran variedad de productos que abarcan desde los dispositivos anteriormente mencionados, hasta reproductores multimedia, televisores o cámaras, incluyendo grandes sistemas implantados en aviones y automóviles. Para todas estas aplicaciones los sistemas empotrados necesitan ofrecer una gran eficiencia en la relación entre la potencia de cómputo y el consumo eléctrico. Para este tipo de sistemas, es común el uso de FPGAs como sistemas de estudio de arquitecturas. El motivo es su reducido coste y la enorme flexibilidad que ofrece el hardware reconfigurable. Típicamente una FPGA destina parte de sus recursos a la implementación de bloques o módulos hardware para el procesamiento de señales. Sin embargo, la parte de control se suele ejecutar mediante software en la propia FPGA. El modo de conseguirlo es implementar un procesador simple en la FPGA, denominado soft-processor y programarlo. En este proyecto...

Programación paralela basada en coprocesadores many-core

Ruíz González, Pedro Alberto
Fonte: Universidade Autônoma de Madrid Publicador: Universidade Autônoma de Madrid
Tipo: Trabalho de Conclusão de Curso
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26.12%
Este trabajo de fin de grado explora el empleo de la programación paralela mediante el uso de coprocesadores, realizándose un pequeño repaso de los diferentes modelos de la misma y los principales coprocesadores que existen en el mercado. Dentro del contexto de la computación mediante coprocesadores, en primer lugar, este trabajo hace un repaso sobre HPC (High Performance Computing) o computación de alto rendimiento y se hace un estudio sobre la evolución de arquitecturas en los superordenadores en las últimas décadas. Tras ello, se realiza un repaso sobre los dos principales modelos de programación paralela, MPI (Message Passing Interface) y OpenMP (API para la programación mediante hilos), haciendo hincapié en las peculiaridades de cada modelo. La principal motivación del presente trabajo es la comprensión de la arquitectura y programación acerca de la familia de coprocesadores desarrollados por la empresa Tilera. Para poner al lector en contexto, se presenta el cómputo basado en coprocesadores o aceleradores hardware, mencionando los principales coprocesadores existentes en el mercado, analizándose las principales virtudes de cada uno. Tras ello, nos centramos en el coprocesador de la empresa Tilera TILE-Gx36. Adicionalmente...

Algoritmos para la reducción de los picos de potencia en los sistemas OFDM

Paredes Paredes, Martha Cecilia
Fonte: Universidade Carlos III de Madrid Publicador: Universidade Carlos III de Madrid
Tipo: Tese de Doutorado
SPA
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26.05%
La modulación OFDM (Orthogonal Frequency Division Multiplexing) es una técnica de transmisión multiportadora, que debido a sus grandes ventajas se utiliza en numerosos estándares de comunicaciones de banda ancha. Sin embargo, uno de los principales inconvenientes que presenta la modulación OFDM, en el lado transmisor, es la presencia ocasional de grandes picos en su potencia instantánea con respecto a su potencia media, conocido en la literatura como el problema de la PAPR (Peak-to-Average Power Ratio) de los sistemas OFDM. Al pasar la señal con PAPR elevada por el amplificador de alta potencia (HPA - High Power Amplifier ) se produce saturación del dispositivo, provocando radiación fuera de banda, que afecta a las bandas adyacentes, y radiación dentro de banda, que produce rotación, atenuación y desplazamiento de la señal, provocando un incremento en la tasa de error de bit (BER - Bit Error Rate). Para contrarrestar estos efectos, se debe reducir la PAPR de la senñal OFDM transmitida con algún tipo de manipulación en la señal. Una de las técnicas de reducción de la PAPR más prometedoras es la técnica CE (Constellation Extension), que mueve inteligentemente ciertos puntos externos de la constelación del símbolo OFDM en el dominio de la frecuencia...

Diseño y construcción de una ruteadora semiautomática con DIP

Fonte: Universidad Autónoma de Occidente; Ingeniería Mecatrónica Publicador: Universidad Autónoma de Occidente; Ingeniería Mecatrónica
Tipo: Bachelor Thesis; Pasantía Formato: PDF
SPA
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26.03%
Este proyecto busca aterrizar y acentuar los conocimientos adquiridos durante los cursos de Diseño Mecatrónico (I y II), proyecto 2, Informática y procesamiento digital de Imágenes. Con el objetivo de aplicar una metodología de diseño y desarrollo estructurado y concurrente con la relevante particularidad de tener como base las necesidades del cliente. Esto con el fin de obtener un producto y/o proceso exitoso. A partir de tales conocimientos adquiridos se busca diseñar una Ruteadora Controlada por un computadora, que maquina un determinado material a partir de una imagen generada en cualquier software procesador de mapa de bits (ejemplo: Microsoft Paint) ejecutando un procesamiento digital de imagen con el fin de determinar el control de coordenadas (x, y) en el cual se debe procesar el maquinado del material. Puesto que este proyecto se concibe como una plataforma para futuros rediseños que consideren mejoras complementarias, en este documento se encontrará toda la documentación adecuada, generada a partir del método de diseño y desarrollo estructurado. En el documento se comprende el planteamiento de la Misión fijando premisas, restricciones, necesidades del cliente, Especificaciones Técnicas basadas en el QFD (Casa de Cualidades)...

Análisis y sintonización de aplicaciones paralelas/distribuidas de bioinformática : caso de estudio mpiBLAST

Rosas Mendoza, Claudia Andreina; Morajko, Anna
Fonte: Universidade Autônoma de Barcelona Publicador: Universidade Autônoma de Barcelona
Tipo: Dissertação de Mestrado Formato: application/pdf; application/pdf
Publicado em //2009 SPA
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36.03%
En termes de temps d'execució i ús de dades, les aplicacions paral·leles/distribuïdes poden tenir execucions variables, fins i tot quan s'empra el mateix conjunt de dades d'entrada. Existeixen certs aspectes de rendiment relacionats amb l'entorn que poden afectar dinàmicament el comportament de l'aplicació, tals com: la capacitat de la memòria, latència de la xarxa, el nombre de nodes, l'heterogeneïtat dels nodes, entre d'altres. És important considerar que l'aplicació pot executar-se en diferents configuracions de maquinari i el desenvolupador d'aplicacions no port garantir que els ajustaments de rendiment per a un sistema en particular continuïn essent vàlids per a d'altres configuracions. L'anàlisi dinàmica de les aplicacions ha demostrat ser el millor enfocament per a l'anàlisi del rendiment per dues raons principals. En primer lloc, ofereix una solució molt còmoda des del punt de vista dels desenvolupadors mentre que aquests dissenyen i evaluen les seves aplicacions paral·leles. En segon lloc, perquè s'adapta millor a l'aplicació durant l'execució. Aquest enfocament no requereix la intervenció de desenvolupadors o fins i tot l'accés al codi font de l'aplicació. S'analitza l'aplicació en temps real d'execució i es considra i analitza la recerca dels possibles colls d'ampolla i optimitzacions. Per a optimitzar l'execució de l'aplicació bioinformàtica mpiBLAST...

Diseño de procesadores ópticos multicanales aplicación al procesado de texturas /

Barbé i Farré, Joaquim
Fonte: Bellaterra : Universitat Autònoma de Barcelona, Publicador: Bellaterra : Universitat Autònoma de Barcelona,
Tipo: Tesis i dissertacions electròniques; info:eu-repo/semantics/doctoralThesis Formato: application/pdf
Publicado em //2004 SPA; SPA
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26.66%
Consultable des del TDX; Títol obtingut de la portada digitalitzada; En aquest treball s'estudia l'adaptació de tres processadors óptics, per aplicar-los a tasques de caracterització, classificació i seudo-coloració de textures. Gràcies a la velocitat i paral.lelisme de les arquitectures proposades les diferents aplicacions han pogut ser implementades en temps real. El primer processador óptic adaptat es el difractómetre convergent, arquitectura basada en la del correlador de transformades conjuntes (JTC). El processador óptic construït permet obtenir ópticament l'espectre de potencia de las imatges de les diferents textures utilitzades. Per tal de poder canviar les imatges en forma dinámica en el procesador s'ha utilitzat una pantalla de cristall liquid, configurada per modular en amplitut. El front d'ona al atravessar l'escena representada en amplitud en el modulador, es perturbat. En el pla on es forma l'imatge de la font puntual, junt amb aquesta, apareix l'espectre de potència de l'escena. Una càmera CCD situada en aquest pla i una tarja digitalitzadora es l'encarregada de capturar l'imatge de l'espectre, imatge que es analitzada per l'ordinador. La principal modificació realiztada l'arquitectura, respecte a un difractómetre convencional...

Deterministically assessing the robustness against transient faults of programs

Dias Lima Gramacho, João Artur
Fonte: [Barcelona] : Universitat Autònoma de Barcelona, Publicador: [Barcelona] : Universitat Autònoma de Barcelona,
Tipo: Tesis i dissertacions electròniques; info:eu-repo/semantics/doctoralThesis; info:eu-repo/semantics/publishedVersion Formato: application/pdf
Publicado em //2014 ENG
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46.43%
Los procesadores están evolucionando para obtener más rendimiento, utilizando más transistores y siendo cada vez más densos y más complejos. Un efecto secundario de este escenario es que los procesadores son cada vez menos robustos frente a fallos transitorios. Como las soluciones integradas en los propios procesadores son caras o tienden a degradar el rendimiento del procesador, estas soluciones para hacer frente a estos fallos transitorios se complementan con propuestas en las capas superiores, como en el sistema operativo, o incluso en los programas. Las propuestas de tolerancia a fallos para tratar fallos transitorios integrados en la capa de aplicación, para su validación y evaluación usan frecuentemente experimentos de inyección de fallos, de este modo pueden evaluar el comportamiento de los programas con y sin sus propuestas de detección de fallas. Utilizar experimentos de inyección de fallos para evaluar el comportamiento de los programas en presencia de fallos transitorios, requiere ejecutar el programa evaluado, haciendo la inyección de un fallo (por lo general cambiando un solo bit en un registro del procesador) una cantidad significativa de veces, siempre observando el comportamiento del programa y si este ha finalizado presentando el resultado esperado. Un problema con esta estrategia es que el espacio de inyección de fallos es proporcional a la cantidad de instrucciones ejecutadas multiplicado por la cantidad de bits en el archivo de registros de la arquitectura del procesador. En lugar de ser exhaustivos (que sería inviable)...

LittleProc 2.0. : l'evolució als 16 bits, amb arquitectura superescalar i amb pipeline

Prat López, Roc; Aragonés Ortiz, Raúl
Fonte: Universidade Autônoma de Barcelona Publicador: Universidade Autônoma de Barcelona
Tipo: Trabalho de Conclusão de Curso Formato: application/pdf; application/pdf; application/pdf; application/pdf; application/pdf
Publicado em //2012 CAT
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36.16%
Aquest projecte consisteix en evolucionar el LittleProc 1.0, un processador simple dissenyat per ser destinat al món de la docència per tres professors de la UAB. Aquestes evolucions consisteixen en aplicar diversos mètodes i arquitectures diferents per tal d'obtenir un millor rendiment del processador, arribant a executar programes amb la meitat de temps que tardava el LittleProc 1.0. Un cop implementades les diferents arquitectures per tal de millorar el rendiment, es realitzarà un estudi de quin tant per cent de millora ha sigut aquest rendiment.; Este proyecto consiste en evolucionar el LittleProc 1.0, un procesador simple diseñado para ser destinado al mundo de la docencia por tres profesores de la UAB. Estas evoluciones consisten en aplicar varios métodos y arquitecturas distintas para obtener un mayor rendimiento del procesador, llegando a ejecutar programas con la mitad de tiempo que tardaba el LittleProc 1.0. Una vez implementadas las diferentes arquitecturas para mejorar el rendimiento, se realizará un estudio de qué tanto por ciento de mejora ha sido este rendimiento.; This project aims to evolve LittleProc 1.0, a simple processor designed to be devoted to the learning environment by three teachers of the UAB. Developments consist to apply several methods and different architectures to get better processor performance...

Análisis y diseño de un procesador RISC simple para adquisición y proceso de datos

Gimbert Moreno, Javier
Fonte: Universidade Autônoma de Barcelona Publicador: Universidade Autônoma de Barcelona
Tipo: Trabalho de Conclusão de Curso Formato: application/pdf
Publicado em //2007 SPA
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26.42%
Aquest projecte té com a objectiu l'anàlisi de prestacions de processadors RISC de baix cost i el disseny d'un processador RISC simple per a aplicacions de propòsit general relacionades amb l'adquisició i el procés simple de dades. Com a resultat es presenta el processador SR3C de 32 bits i arquitectura RISC. Aquest processador s'ha descrit i simulat mitjançant el llenguatge de descripció de hardware VHDL i s'ha sintetitzat en una FPGA. El processador està preparat per poder utilitzar-se en SoCs reals gràcies al compliment de l'estàndard de busos Wishbone. A més també es pot utilitzar com plataforma educativa gràcies a l'essamblador i simulador desenvolupats.; Este proyecto tiene como objetivo el análisis de prestaciones de procesadores RISC debajo coste y el diseño de un procesador RISC simple para aplicaciones de propósito general relacionadas con la adquisición y el proceso simple de datos. Como resultado se presenta el procesador SR3C de 32 bits y arquitectura RISC. Dicho procesador se ha descrito y simulado mediante el lenguaje de descripción de hardware VHDL y se ha sintetizado en una FPGA. El procesador está preparado para poder utilizarse en SoCs reales gracias al cumplimiento del estándar de buses Wishbone. Además también se puede utilizar como plataforma educativa gracias al ensamblador y simulador desarrollados.; The objective of this project is to analyze the efficiency of the low cost RISC processors...

Gestión de recursos en nodos multi-core de memoria compartida

Ferreira, Tharso de Souza; Moure López, Juan Carlos
Fonte: Universidade Autônoma de Barcelona Publicador: Universidade Autônoma de Barcelona
Tipo: Dissertação de Mestrado Formato: application/pdf
Publicado em //2010 SPA
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26.16%
La gestión de recursos en los procesadores multi-core ha ganado importancia con la evolución de las aplicaciones y arquitecturas. Pero esta gestión es muy compleja. Por ejemplo, una misma aplicación paralela ejecutada múltiples veces con los mismos datos de entrada, en un único nodo multi-core, puede tener tiempos de ejecución muy variables. Hay múltiples factores hardware y software que afectan al rendimiento. La forma en que los recursos hardware (cómputo y memoria) se asignan a los procesos o threads, posiblemente de varias aplicaciones que compiten entre sí, es fundamental para determinar este rendimiento. La diferencia entre hacer la asignación de recursos sin conocer la verdadera necesidad de la aplicación, frente a asignación con una meta específica es cada vez mayor. La mejor manera de realizar esta asignación és automáticamente, con una mínima intervención del programador. Es importante destacar, que la forma en que la aplicación se ejecuta en una arquitectura no necesariamente es la más adecuada, y esta situación puede mejorarse a través de la gestión adecuada de los recursos disponibles. Una apropiada gestión de recursos puede ofrecer ventajas tanto al desarrollador de las aplicaciones, como al entorno informático donde ésta se ejecuta...

Arquitectura de control multifrecuencia para el ajuste dinámico del consumo de energía en tareas de tiempo realmultirate

Alfonsi,Alfonso; Pérez,Jesús; Dunia,Emery
Fonte: Universidad de Oriente Publicador: Universidad de Oriente
Tipo: Artigo de Revista Científica Formato: text/html
Publicado em 01/06/2013 ES
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36.34%
El trabajo se orienta al manejo de energía en procesadores con escalado de voltaje/frecuencia dinámico, aprovechando el tiempo ocioso dinámico (TOD) ocasionado por la variabilidad de los tiempos de cómputo de la tarea de control de tiempo real i en el período de activación k (Ci,k), críticas periódicas, por medio, de una arquitectura de un planificador realimentado multifrecuencia con ahorro de energía. Se caracteriza a cada tarea como un control local, tomando como referencia el factor de carga del procesador (UT), a diferentes periodos, incorporando técnicas de control multifrecuencia, y de manipulación del TOD, como los asociados al Ci,k en el peor caso o WCET y a la actualización del UT. Se toma un conjunto de tareas para pruebas comparativas, un procesador base con rango de frecuencias de 150 MHz a 1.000 MHz, variando el porcentaje de los Ci,k consumidos y el UT, distribuyendo la velocidad a cada tarea globalmente, con operadores de extensión y salto, dando un ahorro de energía del 10% al 55,30%. Así mismo, localmente, se logra con operadores salto y mantenimiento un ahorro del 20,74% al 61,04%. Se concluye que el sistema se adapta a las restricciones de variabilidad de los Ci,k, característica dinámica de las tareas de tiempo real. La distribución de los TOD debido al UT y WCET es operada naturalmente por el lazo realimentado. Este aporte promociona el desarrollo y uso de tecnologías para la sustentabilidad.